國立台灣大學 電子設計自動化實驗室

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Thesis
編號: T01
標題: Routing Architectures and Algorithms for Field-Programmable Gate Arrays
作者: Yao-Wen Chang
出版單位: 年份: 1996備註: 2本
編號: T02
標題: Routability Optimization with Buffer Planning in Floorplan Design
作者: Wai-Chiu Wong
出版單位: The Chinese University of Hong Kong年份: 2002
編號: T03
標題: Placement with Boundary Constraints Using B*-tree
作者: 衣懷恩
出版單位: 交大資科所年份: 2001
編號: T04
標題: Noise-Aware Buffer Planning for Interconnect-Driven Floorplanning
作者: 李淑敏
出版單位: 交大資科所年份: 2001
編號: T05
標題: Sequence-Pair Based Floorplanning
作者: 薛文皓
出版單位: 交大資科所年份: 1999備註: 2本
編號: T06
標題: Design and Analysis of Universal Switch Blocks for Hierarchical FPGAs
作者: 張裕東
出版單位: 交大資科所年份: 1998
編號: T07
標題: Matching-based Algorithms for FPGA segmentation Design
作者: 林家民
出版單位: 交大資科所年份: 1998備註: 2本
編號: T08
標題: Using Branch-and-Bound Strategy to Approach Scheduling Problem in High-Level Synthesis
作者: 吳光閔
出版單位: 交大資科所年份: 1994
編號: T09
標題: Implementation of a Timing-Driven FPGA Router
作者: 王成瑄
出版單位: 交大資科所年份: 1998
編號: T10
標題: An Architecture-Driven Metric for Simultaneous Placement and Global Routing for FPGAs
作者: 張育蒼
出版單位: 交大資科所年份: 1999
編號: T11
標題: Architectures and CAD for Dynamically Reconfigurable Field-Programmable Gate Arrays
作者: 吳光閔
出版單位: 交大資科所年份: 2000備註: 2本
編號: T12
標題: B*-Tree: A New Representation for Non-Slicing Floorplans
作者: 張雲智
出版單位: 交大資科所年份: 2000
編號: T13
標題: Formula for Performance Optimazation with Applications to Interconnect-Driven Floorplanning
作者: 張家源
出版單位: 交大資科所年份: 2000
編號: T14
標題: Multilevel Large-scale Module Placement/Floorplanning
作者: 李訓政
出版單位: 交大資科所年份: 2001
編號: T15
標題: A Novel Framework for Multilevel Routing Considering Routability and Performance
作者: 林世平
出版單位: 交大資科所年份: 2002
編號: T16
標題: Integrating Buffer Planning with Floorplanning for Simultaneous Area, Timing, Noise, and Congestion Optimization
作者: 程益輝
出版單位: 交大資科所年份: 2002
編號: T17
標題: Interconnect-driven Floorplanning
作者: Sham Chiu Wing
出版單位: The Chinese University of Hong Kong年份: 2002
編號: T18
標題: Interconnect Optimization for Deep Submicron Technology
作者: 江蕙如
出版單位: 交大電工所年份: 2002
編號: T19
標題: Global Router Combined with Buffer-Insertion for SOC Design Automation
作者: 仝仰山
出版單位: 台大電機所年份: 2002
編號: T20
標題: Temporal Floorplanning Using 3D-subTCG
作者: 陳信隆
出版單位: 交大資科所年份: 2002
編號: T21
標題: Fast Power/Ground Distribution Network Synthesis for Signal Integrity-Driven Floorplanning
作者: 吳素緯
出版單位: 交大資科所年份: 2002
編號: T22
標題: Placement with an Optimal Evaluation Scheme for Alignment and Performance Constraints
作者: 吳孟臻
出版單位: 交大資科所年份: 2003
編號: T23
標題: Accurate Delay Modeling for Bufferd RLY/RLC Trees
作者: 王聖龍
出版單位: 台大電子所年份: 2003
編號: T24
標題: Simultaneous Floorplanning and Power/Ground Network Synthesis
作者: 楊士賢
出版單位: 台大電子所年份: 2003
編號: T25
標題: Block and Input/Output Buffer Placement in Flip-chip Design
作者: 彭志洋
出版單位: 台大電子所年份: 2003
編號: T26
標題: Termal-Driven Interconnect Optimization by Simultaneous Gate and Wire Sizing
作者: 林宜偉
出版單位: 台大電子所年份: 2004
編號: T27
標題: Performance-Drvien Routing-Tree Construction with Obstacle Consideration
作者: 陳聖丰
出版單位: 台大電子所年份: 2004
編號: T28
標題: Floorplan and Power/Ground Network Co-Synthesis
作者: 林容正
出版單位: 台大電子所年份: 2004
編號: T29
標題: Performance-Driven Block and Input/Output Buffer Placement in Flip-Chip Design
作者: 趙文璋
出版單位: 台大電子所年份: 2004
編號: T30
標題: A Surface Integral Impedance Extraction for General Interconnect Structure
作者: 賴俊穎
出版單位: 台大電信所年份: 2004
編號: T15
標題: A Novel Framework for Multilevel Routing Considering Routability and Performance
作者: 林世平
出版單位: 交大資科所年份: 2002
編號: T14
標題: Multilevel Large-scale Module Placement/Floorplanning
作者: 李訓政
出版單位: 交大資科所年份: 2001
編號: T13
標題: Formula for Performance Optimazation with Applications to Interconnect-Driven Floorplanning
作者: 張家源
出版單位: 交大資科所年份: 2000
編號: T12
標題: B*-Tree: A New Representation for Non-Slicing Floorplans
作者: 張雲智
出版單位: 交大資科所年份: 2000
編號: T11
標題: Architectures and CAD for Dynamically Reconfigurable Field-Programmable Gate Arrays
作者: 吳光閔
出版單位: 交大資科所年份: 2000備註: 2本
編號: T10
標題: An Architecture-Driven Metric for Simultaneous Placement and Global Routing for FPGAs
作者: 張育蒼
出版單位: 交大資科所年份: 1999
編號: T09
標題: Implementation of a Timing-Driven FPGA Router
作者: 王成瑄
出版單位: 交大資科所年份: 1998
編號: T08
標題: Using Branch-and-Bound Strategy to Approach Scheduling Problem in High-Level Synthesis
作者: 吳光閔
出版單位: 交大資科所年份: 1994
編號: T07
標題: Matching-based Algorithms for FPGA segmentation Design
作者: 林家民
出版單位: 交大資科所年份: 1998備註: 2本
編號: T06
標題: Design and Analysis of Universal Switch Blocks for Hierarchical FPGAs
作者: 張裕東
出版單位: 交大資科所年份: 1998
編號: T05
標題: Sequence-Pair Based Floorplanning
作者: 薛文皓
出版單位: 交大資科所年份: 1999備註: 2本
編號: T04
標題: Noise-Aware Buffer Planning for Interconnect-Driven Floorplanning
作者: 李淑敏
出版單位: 交大資科所年份: 2001
編號: T03
標題: Placement with Boundary Constraints Using B*-tree
作者: 衣懷恩
出版單位: 交大資科所年份: 2001
編號: T02
標題: Routability Optimization with Buffer Planning in Floorplan Design
作者: Wai-Chiu Wong
出版單位: The Chinese University of Hong Kong年份: 2002
編號: T01
標題: Routing Architectures and Algorithms for Field-Programmable Gate Arrays
作者: Yao-Wen Chang
出版單位: 年份: 1996備註: 2本
編號: T16
標題: Integrating Buffer Planning with Floorplanning for Simultaneous Area, Timing, Noise, and Congestion Optimization
作者: 程益輝
出版單位: 交大資科所年份: 2002
編號: T17
標題: Interconnect-driven Floorplanning
作者: Sham Chiu Wing
出版單位: The Chinese University of Hong Kong年份: 2002
編號: T18
標題: Interconnect Optimization for Deep Submicron Technology
作者: 江蕙如
出版單位: 交大電工所年份: 2002
編號: T19
標題: Global Router Combined with Buffer-Insertion for SOC Design Automation
作者: 仝仰山
出版單位: 台大電機所年份: 2002
編號: T20
標題: Temporal Floorplanning Using 3D-subTCG
作者: 陳信隆
出版單位: 交大資科所年份: 2002
編號: T21
標題: Fast Power/Ground Distribution Network Synthesis for Signal Integrity-Driven Floorplanning
作者: 吳素緯
出版單位: 交大資科所年份: 2002
編號: T22
標題: Placement with an Optimal Evaluation Scheme for Alignment and Performance Constraints
作者: 吳孟臻
出版單位: 交大資科所年份: 2003
編號: T23
標題: Accurate Delay Modeling for Bufferd RLY/RLC Trees
作者: 王聖龍
出版單位: 台大電子所年份: 2003
編號: T24
標題: Simultaneous Floorplanning and Power/Ground Network Synthesis
作者: 楊士賢
出版單位: 台大電子所年份: 2003
編號: T25
標題: Block and Input/Output Buffer Placement in Flip-chip Design
作者: 彭志洋
出版單位: 台大電子所年份: 2003
編號: T26
標題: Termal-Driven Interconnect Optimization by Simultaneous Gate and Wire Sizing
作者: 林宜偉
出版單位: 台大電子所年份: 2004
編號: T27
標題: Performance-Drvien Routing-Tree Construction with Obstacle Consideration
作者: 陳聖丰
出版單位: 台大電子所年份: 2004
編號: T28
標題: Floorplan and Power/Ground Network Co-Synthesis
作者: 林容正
出版單位: 台大電子所年份: 2004
編號: T29
標題: Performance-Driven Block and Input/Output Buffer Placement in Flip-Chip Design
作者: 趙文璋
出版單位: 台大電子所年份: 2004
編號: T30
標題: A Surface Integral Impedance Extraction for General Interconnect Structure
作者: 賴俊穎
出版單位: 台大電信所年份: 2004
編號: T31
標題: An RDL Routing System for Flip-Chip Design
作者: 方家偉
出版單位: 台大電子所年份: 2005
編號: T32
標題: Msigma: a Multilevel Full-Chip Routing System Considering SIGnal-integrity and Manufacturability
作者: 方宗易
出版單位: 台大電子所年份: 2005
編號: T33
標題: Floorplan and Power/Ground Network Co-Synthesis for Fast Design Convergence
作者: 劉振偉
出版單位: 台大電子所年份: 2005
編號: T34
標題: Xroute: An X-Architecture Full-Chip Router Based on a Novel Multilevel Framework
作者: 張宸峰
出版單位: 台大電機所年份: 2005
編號: T35
標題: A Detailed Placement Algorithm for Large-Scale VLSI Circuits
作者: 許天彰
出版單位: 台大電子所年份: 2006
編號: T36
標題: Post-Layout Double-Via Insertion for Yield Enhancement
作者: 蔣梅芳
出版單位: 台大電機所年份: 2006
編號: T37
標題: Statistical Thermal- and Timing-Constrained Circuit Optimization
作者: 林翠薏
出版單位: 台大電機所年份: 2006
編號: T38
標題: ECO Timing Optimization Using Spare Cells and Technology Remapping
作者: 陳彥賓
出版單位: 台大電機所年份: 2006
編號: T39
標題: Efficient Obstacle-Avoiding Rectilinear Steiner Tree Construction
作者: 林忠緯
出版單位: 台大電子所年份: 2007
編號: T40
標題: A Provably Good Approximation Algorithm for Power Optimization Using Multiple Supply Voltages
作者: 劉宏毅
出版單位: 台大電子所年份: 2007
編號: T41
標題: A High-Quality Transitive-Closure-Graph-Based Macro Placer
作者: 陳信成
出版單位: 台大電機所年份: 2007
編號: T42
標題: Dummy Metal Insertion Based on Density Gradient Minimization with Coupling Constraints
作者: 周思睿
出版單位: 台大電子所年份: 2007
編號: T43
標題: Synthesis of Digital Microfluidic Biochips: Modeling, Placement, and Routing
作者: 喻秉鴻
出版單位: 台大資工所年份: 2008
編號: T44
標題: Modern VLSI Floorplanning and Placement Considering Performance and Manufacturability
作者: 陳東傑
出版單位: 台大電子所年份: 2008
編號: T45
標題: Floorplan and Power/Ground Network Co-Synthesis for Mutiple Supply Voltage Designs
作者: 李孟祥
出版單位: 台大電子所年份: 2008
編號: T46
標題: An Effective Power Management Flow in MTCMOS Design
作者: 王有成
出版單位: 台大電機所年份: 2008
編號: T47
標題: Routing for Analog Integrated Circuits
作者: 許凱琦
出版單位: 台大電機所年份: 2008
編號: T48
標題: Statistical Circuit Optimization using Simultaneous Gate and Wire Sizing
作者: 林依潔
出版單位: 台大電子所年份: 2008
編號: T49
標題: Interconnect Optimization Considering Optical Proximity Correction
作者: 黃士倫
出版單位: 台大電子所年份: 2008
編號: T50
標題: A Multiple-Suply-Voltage Design Flow from Voltage Assignment to Floorplan
作者: 李婉萍
出版單位: 台大電子所年份: 2009
編號: T51
標題: Modern VLSI Routing Considering Reliability and Manufacturability
作者: 陳皇宇
出版單位: 台大電子所年份: 2009
編號: T52
標題: Routing Algorithm for Chip-Package-Board Co-Design
作者: 方家偉
出版單位: 台大電子所年份: 2009
編號: T53
標題: Hierarcahical Analog Circuit Placement
作者: 林柏宏
出版單位: 台大電子所年份: 2009
編號: T54
標題: VLSI Placement Considering Routability, Performance, and Reliability
作者: 江哲維
出版單位: 台大電子所年份: 2009
編號: T55
標題: Native-Conflict-Aware Wire Perturbation for Double Patterning Technology
作者: 陳思佑
出版單位: 台大電子所年份: 2009
編號: T56
標題: Lithography Friendly Mutilevel Analytical Placement
作者: 趙文綺
出版單位: 台大電子所年份: 2009
編號: T57
標題: Redundant-Wires-Aware ECO Timing and Mask Cost Optimization
作者: 簡佐帆
出版單位: 台大電子所年份: 2009
編號: T58
標題: A Unified Droptlet Manipulation Algorithm on Cross-Referencing Microfluidic Biochips
作者: 高新綸
出版單位: 台大電子所年份: 2009
編號: T59
標題: Design Methodology for Digital Microfluidic Biochips Considering Pin-Count Reduction and Cross-Contamination Avoidance
作者: 林宭宇
出版單位: 台大電子所年份: 2009
編號: T60
標題: Blockage-Avoiding Beffered Clock-Tree Synthesis with Clock Latency-Range Minimization
作者: 鄭仲鈞
出版單位: 台大電子所年份: 2009
編號: T61
標題: Routing Algorithm for Flip-Chip Designs
作者: 李柏緯
出版單位: 台大電子所年份: 2010
編號: T62
標題: Gate-Level Cost Evaluation for Three-Dimensional Integrated Circuits
作者: 劉俊宏
出版單位: 台大電子所年份: 2010
編號: T63
標題: Design Methodology for Double Patterning Technology
作者: 許欽雄
出版單位: 台大電子所年份: 2010
編號: T64
標題: An Automatic Optical-Simmulation-Based Lithography Hotspot Fix Flow for Post-Route Optimization
作者: ほ仰山
出版單位: 台大電子所年份: 2010
編號: T65
標題: A New Chip-Package-Board Codesign Methodology
作者: 李緒頡
出版單位: 台大電子所年份: 2011
編號: T66
標題: Analog Placement with Symmtery and Regularity Considerations
作者: 周邦彥
出版單位: 台大電子所年份: 2011
編號: T67
標題: VLSI Placement Considering Routability and Power Consumption
作者: 莊易霖
出版單位: 台大電子所年份: 2011
編號: T68
標題: Length-Ratio-Matching Routing for Capacitor Arrays in Analog Integrated Circuits
作者: 曹蕙芳
出版單位: 台大電子所年份: 2011
編號: T69
標題: Optimization of Clock Gating Circuits with Timing Considerations
作者: 莊舜翔
出版單位: 台大電子所年份: 2011
編號: T70
標題: Layout Decomposition for Trimple Pattering Lithography
作者: 陳威宇
出版單位: 台大電子所年份: 2011
編號: T71
標題: Analytical Placement for Modem Mixed-Size Circuit Designs
作者: 徐孟楷
出版單位: 台大電子所年份: 2012
編號: T72
標題: Structrual-Optimization-Based Clock Network Synthesis
作者: 施信瑋
出版單位: 台大電子所年份: 2012
編號: T73
標題: Self-Heating-Aware Buffered Clock Tree Synthesis
作者: 徐子軒
出版單位: 台大電子所年份: 2012
編號: T74
標題: Analytical Placement for FPGAs
作者: 林子恆
出版單位: 台大電子所年份: 2012
編號: T75
標題: Structure-Aware Placement for Datapath-Intensive Circuit Designs
作者: 周昇
出版單位: 台大電子所年份: 2012
編號: T76
標題: Double Patterning Lithography-Aware Analog Placement
作者: 張簡幸枝
出版單位: 台大電子所年份: 2013
編號: T77
標題: Lithography Optimization for Sub-22 Nanometer Technologies
作者: 方劭云
出版單位: 台大電子所年份: 2013
編號: T78
標題: Routability-Driven Blockage-Aware Macro Placement
作者: 陳奕方
出版單位: 台大電子所年份: 2013
編號: T79
標題: Non-stitch Triple Patterning-Aware Routing Based on Conflict Graph Pre-coloring
作者: 許博雅
出版單位: 台大電子所年份: 2013
編號: T80
標題: Simultaneous EUV Flare- and CMP-Aware Placement
作者: 留啟原
出版單位: 台大電子所年份: 2013
編號: T81
標題: Power and Timing Optimization for Hybird SoC Designs with Asynchronous/Synchronous Designs
作者: 何冠賢
出版單位: 台大電子所年份: 2013
編號: T82
標題: Design Methodology for Interposer-Based 3D IC Packaging
作者: 何元凱
出版單位: 台大電子所年份: 2014
編號: T83
標題: Packing and Analytical Placement for Large-Scale Heterogeneous FPGAs
作者: 陳昱臻
出版單位: 台大電子所年份: 2014
編號: T84
標題: Metal-Only Engineering Change Order Optimization for Integrated Circuit Design
作者: 張華宇
出版單位: 台大電子所年份: 2014
編號: T85
標題: Circular-Contour-Based Blockage-Aware Macro Placement
作者: 邱建雄
出版單位: 台大電機所年份: 2014
編號: T86
標題: Routing-Architecture-Aware Analytical Placement for Heterogeneous FPGAs
作者: 陳聖彥
出版單位: 台大電子所年份: 2014
編號: T87
標題: Automatic Layout Synthesis for Nanometer Analog Circuit Designs
作者: 歐紘誌
出版單位: 台大電子所年份: 2015
編號: T88
標題: A Minimum-Implant-Area-Aware Detailed Placement Algorithm with Spacing Constraints
作者: 曾楷涵
出版單位: 台大電子所年份: 2015
編號: T89
標題: Placement Considering the Electron Beam Fogging Effect
作者: 黃于真
出版單位: 台大電子所年份: 2016
編號: T90
標題: QB-Trees: Towards an Optimal Topological Representation and Its Applications to Analog Layout Designs
作者: 吳一鵬
出版單位: 台大電子所年份: 2016
編號: T91
標題: A Redistribution Layer Routing System for Integrated Fan-Out Wafer-Level Chip-Scale Packages
作者: 林柏僑
出版單位: 台大電子所年份: 2016
編號: T92
標題: Blockage-Aware Terminal Propagation for Placement Wirelength Minimization
作者: 楊勝為
出版單位: 台大電子所年份: 2016
編號: T93
標題: Dampd-Wave Based Macro Placement for Mixed-Size Circuit Designs
作者: 張晉豪
出版單位: 台大電機所年份: 2016
編號: T94
標題: Integrated Spreading Based Macro Placement for Large-Scale Mixed-Size Circuit Designs
作者: 陳思鐸
出版單位: 台大電子所年份: 2016
編號: T95
標題: Manufacturability Considering Routability and Mask-Fabrication Optimization for Next Generation Lithography
作者: 林植文
出版單位: 台大電子所年份: 2017
編號: T96
標題: Nanoscale Pattern-Based Cut Redistribution for Two-Dimensional Directed Self-Assembly
作者: 王占翎
出版單位: 台大電子所年份: 2017
編號: T97
標題: Mixed-Cell-Height Detailed Placement Considering Complex Minimum-Implant-Area Constraints
作者: 吳彥儀
出版單位: 台大電子所年份: 2017
編號: T98
標題: A Redistribution Layer Routing System for Wafer-Level Integrated Fan-Out Package-on-Packages
作者: 林庭州
出版單位: 台大電子所年份: 2017


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